随着尺寸的不断微缩，1T1C 结构动态随机存储器（DRAM）的存储电容限制问题愈发显著，导致传统 1T1C-DRAM 面临微缩瓶颈。基于铟镓锌氧（IGZO）晶体管的 2T0C-DRAM 有望突破 1T1C-DRAM 的微缩瓶颈，在 3D DRAM 方面发挥更大的优势。

但目前的研究工作都基于平面结构的 IGZO 器件，形成的 2T0C 单元尺寸（大约 20F2）比相同特征尺寸下的 1T1C 单元尺寸（6F2）大很多，使 IGZO-DRAM 缺少密度优势。

针对平面结构 IGZO-DRAM 的密度问题，微电子所微电子重点实验室刘明院士团队在垂直环形沟道结构（Channel-All-Around, CAA）IGZO FET 的基础上，研究了第二层器件堆叠前层间介质层工艺的影响，验证了 CAA IGZO FET 在 2T0C DARM 应用中的可靠性。

经过优化后的 IGZO FET 表现出优秀的可靠性，经过 10000 秒栅极偏压应力稳定性测试后（包括正偏压与负偏压条件），阈值电压漂移小于 25mV，进行 1012 次写入擦除操作后没有表现出性能劣化。该研究成果有助于推动实现 4F2 IGZO 2T0C-DRAM 单元。